数字电路（数电II）考试知识点总结

基于4套模拟试题（含答案）综合整理，覆盖所有高频考点及典型考法。

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一、逻辑代数基础（约占18-22分）

1.1 数制与编码转换 ★★★★★（必考）

• 转换组合：十六进制 ↔ 二进制 ↔ 十进制 ↔ 8421BCD码 ↔ 八进制
• 典型考法：给出一个数，用表格填写各进制表示（4分填空题）
• 易错点：BCD码转换时，每一位十进制数字独立转4位二进制，不能直接用二进制等值
• 四套试卷全部出现此考点

1.2 逻辑函数表达式 ★★★★

• 最小项表达式：由与或式直接写出 $\Sigma m()$ 形式
• 最大项表达式：$\Pi M()$ 形式及其与最小项的互补关系
• 任意项/无关项：在约束条件下的最小项标记（用 $d()$ 或 $\times$ 表示）

1.3 逻辑函数化简 ★★★★★（必考，重点）

代数化简法

• 利用基本公式（摩根律、吸收律、分配律等）化简为最简与或式
• 吸收律：$A + \bar{A}B = A + B$；$A + AB = A$
• 典型考法：给出逻辑函数，用公式化简（4分计算题）

卡诺图化简 ★★★★★

• 无无关项：画出卡诺图，圈选最大矩形组，得到最简与或式
• 含无关项：利用无关项的灵活性，使圈选更优
• 约束条件处理：先根据约束列出无关项，再画卡诺图
• 四套试卷中有3套直接考卡诺图化简，其中含无关项的为高频考点
• 典型考法：6分综合计算题

1.4 逻辑函数等价性证明 ★★★

• 方法一：将两个表达式分别化简，比较最简式
• 方法二：用卡诺图比较，若卡诺图相同则等价
• 方法三：列真值表逐一验证
• 出现频次：试题1第8题、试题3一-4、试题4一-3

1.5 Verilog HDL位运算 ★★★

• 位拼接运算符 {}：{a, b[3:0], 4'b1010} 等
• 归约运算符 &（缩减与）：对多位信号逐位与，结果为1位
• 典型考法：给出变量位宽和值，求运算结果（2分填空）

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二、门电路与接口技术（约占8-10分）

2.1 CMOS门电路 ★★★★

• CMOS反相器：由PMOS和NMOS互补构成
• CMOS三态门：使能控制端控制高阻态输出
• CMOS传输门：双向导通，由NMOS和PMOS并联构成
• 典型考法：
  • 分析CMOS电路图，写出输出逻辑表达式（试题1一-6、试题3一-3、试题4一-4）
  • CMOS传输门电路真值表与逻辑函数推导（试题2一-5，8分）
  • 三态反相器识别与逻辑符号绘制（试题3一-3、试题4一-4）

2.2 OC门（集电极开路门）★★

• 特点：输出端需外接上拉电阻，可实现线与功能
• 典型考法：根据电路图写出输出表达式

2.3 CMOS门电路参数计算 ★★★（较难）

• 关键参数：$V_{OH}$（输出高电平）、$V_F$（输入高电平阈值）、$I_D$（驱动电流）
• 限流电阻计算：$R = \frac{V_{OH} - V_F}{I_D}$
• 钳位现象分析：输入保护二极管的钳位作用
• 典型考法：6分计算题（试题1一-9）

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三、组合逻辑电路（约占24-27分）

3.1 组合逻辑电路设计流程 ★★★★★（必考）

真值表 → 卡诺图化简 → 最简与或式 → 与非门实现

• 完整设计步骤：
  1. 分析题意，确定输入输出变量
  2. 列真值表
  3. 画卡诺图化简
  4. 写最简与或式
  5. 转换为全与非门实现
• 典型考法：12分综合设计题（试题1二-1、试题3二-1）

3.2 组合逻辑电路分析 ★★★★

• 分析步骤：写逻辑表达式 → 列真值表 → 判断逻辑功能
• 波形分析法：根据输入输出波形写出真值表，再推导功能
• 典型功能：多数表决器、信号排队电路（优先编码）、奇偶校验等
• 出现频次：四套试卷全部涉及

3.3 常用中规模组合逻辑器件 ★★★★★

优先编码器 ★★★

• 功能：对多个输入信号按优先级编码
• 典型考法：概念填空（试题1二-1、试题2二-1）

译码器 ★★★★

• 2-4线译码器：2位输入译出4个输出
• 74LVC138：3-8线译码器的应用
• Verilog实现：门级描述、数据流描述、行为描述
• 典型考法：分析Verilog译码器模块，写真值表、画逻辑符号（试题1二-4、试题3二-2）

数据选择器（MUX）★★★★★

• 4选1 MUX：2位地址选择4路输入之一
• 应用：
  • 实现组合逻辑函数（将函数变量接地址和数据端）
  • 8选1 MUX实现序列信号发生器
• 典型考法：与计数器配合实现序列发生器（试题2三-3、试题3三-3）

数值比较器 ★★★

• 功能：比较两个多位二进制数的大小
• 端口数计算：N位比较器需要的输入/输出端口数
• 级联扩展：多片级联实现更大位数比较

3.4 LUT（查找表）★★

• 功能：用存储器实现任意组合逻辑
• 3输入LUT：可实现任意3变量逻辑函数
• 典型考法：LUT实现特定逻辑功能（试题2二-2⑶）

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四、触发器（约占8-10分）

4.1 基本触发器类型 ★★★★

类型	特征方程	功能描述
D触发器	$Q^{n+1} = D$	跟随D端输入
T触发器	$Q^{n+1} = T\bar{Q}^n + \bar{T}Q^n = T \oplus Q^n$	T=1翻转，T=0保持
JK触发器	$Q^{n+1} = J\bar{Q}^n + \bar{K}Q^n$	最通用，含置0/置1/翻转/保持
SR锁存器	$Q^{n+1} = S + \bar{R}Q^n$（约束：$SR=0$）	基本锁存功能

4.2 触发器时序波形分析 ★★★★（必考）

• 分析步骤：
  1. 识别触发器类型和控制信号
  2. 判断是同步还是异步操作
  3. 逐时钟周期推导Q输出
• 异步清零/置数：不需要CP配合，信号有效立即生效
• 同步清零/置数：需要CP边沿触发才生效
• 典型考法：给出CP、J/K/D、CR/LD波形，画Q输出波形（8分）
• 四套试卷全部涉及此考点

4.3 触发器激励方程与转换方程 ★★★

• 激励方程：$D = f(Q^n, \text{输入})$
• 转换方程：将激励方程代入特性方程得到 $Q^{n+1}$
• 典型考法：分析电路写出特性方程→激励方程→转换方程（试题1三-3、试题2三-1）

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五、时序逻辑电路（约占34-45分，最大比重）

5.1 时序电路分析流程 ★★★★★（必考）

写激励方程 → 写状态方程 → 列状态转换表 → 画状态转换图 → 说明功能

1. 激励方程：各触发器输入的逻辑表达式
2. 输出方程：电路输出的逻辑表达式
3. 状态方程：代入特性方程得到 $Q^{n+1}$
4. 状态转换表：列出所有可能的状态转换关系
5. 状态转换图：用图表示状态转换关系
6. 功能说明：根据状态图判断电路功能（计数器、检测器等）

• 典型考法：10-12分综合分析题（每套必考）

5.2 时序电路设计 ★★★★★（重点中的重点）

序列信号发生器设计

• 设计模N计数器 + 组合逻辑输出网络
• 计数器：产生周期性的状态序列
• 组合逻辑：用MUX或门电路将状态映射为目标序列
• 典型考法：设计产生特定序列的电路（试题1三-4、试题2三-3、试题3三-3）

序列检测器设计

• 检测输入序列中特定模式（如"110"）
• 设计步骤：
  1. 画原始状态图
  2. 状态化简
  3. 状态编码
  4. 求激励方程
  5. 画逻辑图
• 典型考法：12分综合设计题（试题2三-2）

5.3 74LVC161四位二进制计数器应用 ★★★★★（极高频考点）

• 功能：4位同步二进制加法计数器
• 控制信号：
  • $\overline{CR}$：异步清零（低电平有效）
  • $\overline{LD}$：同步置数（低电平有效）
  • $EP, ET$：使能控制
• 模M计数器设计方法：
  • 反馈清零法：计数到M-1时产生清零信号
  • 反馈置数法：计数到M-1时产生置数信号
• 级联扩展：多片级联实现大模值计数器
  • 试题2四-3：两片级联实现100进制计数器
  • 试题4三-3：可变分频比计数器设计
• 出现频次：四套试卷全部出现，为最高频考点
• 典型考法：12-16分综合设计题

5.4 分频器设计 ★★★★

• 分频比计算：$N = \frac{f_{in}}{f_{out}}$，确定模值
• 所需触发器数：$\lceil \log_2 N \rceil$ 个
• 典型考法：根据给定频率计算分频比，设计计数器（2-12分）

5.5 自启动分析 ★★★

• 定义：电路从无效状态能否自动回到有效循环
• 判断方法：检查所有无效状态的去向
• 典型考法：4进制计数器的自启动分析（试题2三-1⑷）

5.6 状态图化简 ★★★

• 等价状态：若两状态在相同输入下有相同输出和相同次态，则等价
• 化简方法：合并等价状态，减少触发器数量

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六、Verilog HDL硬件描述语言（约占25-30分，重要性递增）

6.1 三种描述方式 ★★★★

描述方式	关键字/运算符	特点
门级描述	and, or, not, xor等原语	用基本门描述电路结构
数据流描述	assign	用连续赋值描述逻辑表达式
行为描述	always @(*)、case	用算法描述电路行为

6.2 Verilog语法要点 ★★★★

• 位运算符：&（与）、|（或）、^（异或）、~（取反）
• 归约运算符：&a（缩减与，多位归约为1位）
• 位拼接：{a, b[3:0], 1'b1}
• 三目运算符：cond ? val1 : val2
• reg vs wire：always块内赋值用reg，assign赋值用wire
• 敏感列表：always @(posedge clk) 含时钟边沿
• 非阻塞赋值：<= 用于时序逻辑
• 阻塞赋值：= 用于组合逻辑

6.3 模块分析与层次化设计 ★★★★★

• 模块接口分析：识别输入/输出端口及位宽
• 模块例化：module_name inst_name (.port(signal), ...);
• 层次化设计：主模块调用子模块，分析整体功能
• 典型考法：
  • 给出Verilog代码，分析模块功能、画逻辑符号、写真值表（10-15分）
  • 给出电路图，写出Verilog描述

6.4 时序电路的Verilog分析 ★★★★★

• 计数器分析：识别模值、清零方式（同步/异步）、控制信号
• 状态机补全：补全reg声明、敏感列表、endcase等缺失部分
• 状态转换图绘制：根据Verilog代码画出状态转换图
• 出现频次：四套试卷全部涉及，分值10-15分

6.5 Verilog代码补全 ★★★

• 常见补全项：
  • reg类型声明
  • always敏感列表（posedge clk或posedge clk, negedge rst_n）
  • endcase
  • default分支
• 典型考法：试题3三-4、试题4三-4

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七、555定时器与脉冲波形电路（约占10-16分）

7.1 555定时器内部结构 ★★★

• 核心组件：两个比较器 + SR锁存器 + 放电管
• 关键阈值：
  • 上比较器阈值：$V_{T+} = \frac{2}{3}V_{CC}$
  • 下比较器阈值：$V_{T-} = \frac{1}{3}V_{CC}$

7.2 555定时器典型应用 ★★★★★

施密特触发器 ★★★★

• 电路结构：输入信号接2、6脚，输出从3脚取出
• 阈值电压：$V_{T+} = \frac{2}{3}V_{CC}$，$V_{T-} = \frac{1}{3}V_{CC}$
• 回差电压：$\Delta V_T = V_{T+} - V_{T-} = \frac{1}{3}V_{CC}$
• 阈值调节：5脚外接电压可改变阈值
• 出现频次：试题2四、试题4四

多谐振荡器 ★★★★

• 电路结构：RC充放电网络 + 555定时器
• 振荡条件：充电能达到$V_{T+}$，放电能降到$V_{T-}$
• 频率公式：$f = \frac{1.43}{(R_1 + 2R_2)C}$
• 二极管作用：D1、D2分离充放电路径，独立调节占空比
• 出现频次：试题1四、试题3四

7.3 充放电分析 ★★★

• 充电路径：$V_{CC}$ → $R_1$ → $R_2$ → $C$（或经二极管分流）
• 放电路径：$C$ → $R_2$ → DIS（7脚）→ GND
• 阈值判断：$V_C$ 达到 $\frac{2}{3}V_{CC}$ 时翻转为放电，降到 $\frac{1}{3}V_{CC}$ 时翻转为充电

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八、综合应用（约占14-16分）

8.1 典型综合系统 ★★★

• 停车场计数系统（试题1四，14分）：

  • 555定时器产生时钟
  • SR锁存器处理进/出信号
  • 可逆计数器记录车辆数
  • 问题诊断与改进

• 两片74LVC161级联系统（试题2四-3，16分）：

  • 两片计数器级联
  • 反馈清零法实现100进制
  • 数据选择器实现组合输出

8.2 系统分析方法 ★★★★

1. 功能拆分：将系统按功能模块分解
2. 信号追踪：从输入到输出逐级分析
3. 时序分析：画出关键信号的时序关系
4. 故障诊断：根据异常现象定位问题

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九、各题型做题思路与解题模板

题型一：数制与编码转换（填空题，4分）

做题思路：

1. 先审清转换方向：是十六进制→十进制→BCD，还是反过来
2. 分步转换，不要跳步：
   • 十六进制→十进制：按权展开 $\sum d_i \times 16^i$
   • 十进制→8421BCD：每位十进制数字独立转换为4位二进制
   • 二进制→八进制：从低位起每3位一组
   • 二进制→十六进制：从低位起每4位一组
3. 检查：BCD码转换后，验证每组4位是否在0000~1001范围内

解题模板：

例：将 (3A5.7)₁₆ 转为十进制和BCD码

第一步：十六进制→十进制
  3×16² + A×16¹ + 5×16⁰ + 7×16⁻¹
  = 3×256 + 10×16 + 5×1 + 7×0.0625
  = 768 + 160 + 5 + 0.4375
  = (933.4375)₁₀

第二步：十进制→8421BCD（每位数字独立转换）
  9→1001, 3→0011, 3→0011, 4→0100, 3→0011, 7→0111
  = (1001 0011 0011 . 0100 0011 0111)BCD

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题型二：逻辑函数代数化简（计算题，4-6分）

做题思路：

1. 观察结构：先看表达式有没有明显的可约部分（如 $A+\bar{A}B$、$AB+A\bar{B}$）
2. 常用公式速查：
   • 摩根律：$\overline{AB} = \bar{A}+\bar{B}$，$\overline{A+B} = \bar{A}\bar{B}$
   • 吸收律：$A+AB = A$，$A+\bar{A}B = A+B$
   • 配项法：$A = A(B+\bar{B}) = AB + A\bar{B}$
   • 冗余项消去：$AB+\bar{A}C+BC = AB+\bar{A}C$
3. 逐步化简：每步只用一个公式，写清楚变换过程
4. 最终结果：化为最简与或式（积之和形式）

易错点：

• 不要跳步，每步标注用了哪个公式
• 化简到不能继续化简为止（与或式中乘积项数最少、每项文字数最少）

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题型三：卡诺图化简（计算题，6-8分）

做题思路：

无无关项的情况

1. 画卡诺图：变量数确定网格数（3变量=8格，4变量=16格）
2. 填1：将函数值为1的最小项填入对应格
3. 圈选：
   • 圈尽可能大（1→2→4→8→16）
   • 圈数尽可能少
   • 每圈必须是矩形，且格数为2的幂次
   • 每个1至少被圈一次，已圈过的1可以被重复利用
   • 新圈的圈必须包含至少一个未被圈过的1
4. 读取：每个圈对应一个乘积项，变量在圈内不变则保留，变化则消去
5. 写最简式：所有圈的乘积项相加

含无关项的情况

1. 在约束条件中识别无关项（标记为 $d$ 或 $\times$）
2. 无关项可圈可不圈：将其视为"任意项"，看怎么圈对化简有利
3. 目标：使圈更大、圈数更少
4. 注意：无关项为0的格不要圈入（除非题目说该无关项取值为1）

解题模板：

例：F(A,B,C,D) = Σm(0,1,2,5,6,7,8,9,10) + d(11,12,13)

第一步：画4变量卡诺图（4×4网格）
第二步：在m0,m1,m2,m5,m6,m7,m8,m9,m10位置填1
        在m11,m12,m13位置填×
第三步：圈选（利用无关项使圈更大）
  圈1：m0,m1,m2,m3× → \bar{A}\bar{B}  (注：若×可利用)
  圈2：m5,m7,m13×,m15× → BD  (注：视实际位置)
  ...
第四步：写出最简与或式

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题型四：CMOS电路分析（填空/分析题，5-8分）

做题思路：

1. 识别电路类型：
   • PMOS管：栅极加低电平导通（画圆圈表示反相）
   • NMOS管：栅极加高电平导通
   • 互补对：PMOS和NMOS成对出现
2. 分析传输路径：
   • 从输入到输出，逐级分析每个管子的导通/截止状态
   • 找出在什么输入条件下，输出通过什么路径连到 $V_{DD}$ 或 GND
3. 写出真值表：列出所有输入组合对应的输出
4. 推导逻辑表达式：根据真值表写出布尔函数
5. 识别三态门：有使能端 $\overline{EN}$，当 $\overline{EN}=1$ 时输出高阻态 $Z$

关键规律：

• CMOS反相器：输入高→输出低，输入低→输出高
• CMOS传输门：$TG=1$ 时导通，输入直通输出
• 三态门输出：正常态（0或1）或高阻态（Z）

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题型五：组合逻辑电路设计（综合题，12分）

做题思路（严格按5步走）：

第一步：审题 → 确定输入输出

• 设输入变量为 A, B, C, …（按题意命名）
• 设输出变量为 Y（或 F, L 等）
• 明确位宽和逻辑含义

第二步：列真值表

• N个输入变量 → $2^N$ 行
• 逐行代入题意判断输出值
• 注意：有无关项时标记 $\times$

第三步：画卡诺图化简

• 将真值表映射到卡诺图
• 圈选最优化（利用无关项）
• 得到最简与或式

第四步：转换为全与非门实现

• 利用摩根律：$A+B = \overline{\bar{A} \cdot \bar{B}}$
• 将与或式 $\rightarrow$ 与非-与非式
• 具体方法：对最简与或式两边取两次反，再用摩根律展开

第五步：画逻辑图

• 用与非门符号画出电路
• 标注所有输入输出变量名

全与非门转换公式：

最简与或式：Y = AB + CD + E
            = \overline{\overline{AB + CD + E}}
            = \overline{\overline{AB} \cdot \overline{CD} \cdot \bar{E}}

用与非门实现：
  第一级：\overline{AB}（与非门1）
          \overline{CD}（与非门2）
          \bar{E}（与非门3，一输入接E，另一接高电平或等效为非门）
  第二级：\overline{\overline{AB} \cdot \overline{CD} \cdot \bar{E}}（与非门4，3输入）

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题型六：组合逻辑电路波形分析题（分析题，10-12分）

做题思路：

第一步：从波形读出真值表

• 在每个时钟周期（或稳定区间），读取所有输入值和输出值
• 列成表格形式

第二步：从真值表推导逻辑功能

• 观察输出在什么输入条件下为1
• 用语言描述功能（如"多数表决器"、“信号排队器”、"奇偶校验器"等）

第三步：写出逻辑表达式

• 由真值表用卡诺图或观察法写出与或式

第四步：画逻辑图

• 根据表达式用门电路实现

常见功能识别：

真值表特征	功能
输出为1的输入个数≥多数	多数表决器
输入中1的个数为奇数	奇校验器
输入中1的个数为偶数	偶校验器
按优先级响应最高位	优先编码器
A>B输出1，A<B输出0	数值比较器

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题型七：触发器时序波形分析（分析题，8分）

做题思路（逐周期推进法）：

第一步：识别触发器类型和控制信号

• 确认是 D, T, JK 还是 SR 触发器
• 找出所有控制信号：CP, $\overline{CR}$（异步清零）, $\overline{LD}$（同步置数）, $EN$（使能）等

第二步：判断同步/异步

• 异步信号（$\overline{CR}$, $\overline{PRE}$）：随时生效，不需要等CP边沿
• 同步信号（$\overline{LD}$, $EN$）：只在CP有效边沿（上升沿/下降沿）才起作用

第三步：逐个时钟周期推导Q输出

对每个CP边沿：
  1. 先检查异步信号：
     若 $\overline{CR}=0$ → Q立即变为0（不等CP）
     若 $\overline{PRE}=0$ → Q立即变为1
  2. 若异步信号无效，再看同步信号：
     若 $\overline{LD}=0$ → Q在CP边沿变为预置值 $D_3 D_2 D_1 D_0$
     若 $\overline{LD}=1$ 且 $EN=1$ → Q按触发器特性方程变化
     若 $EN=0$ → Q保持不变
  3. 应用特性方程：
     D触发器：$Q^{n+1} = D$
     JK触发器：$Q^{n+1} = J\bar{Q}^n + \bar{K}Q^n$
     T触发器：$Q^{n+1} = T \oplus Q^n$

第四步：画出完整Q波形

• 从初始状态开始，标注每个关键时间点的Q值
• 异步信号的跳变不受CP约束，要单独标注

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题型八：时序逻辑电路分析（综合题，10-12分）

做题思路（6步标准流程）：

第一步：写激励方程

• 对每个触发器，写出其输入端（D, J, K, T等）的逻辑表达式
• 注意区分各触发器的编号（$FF_0, FF_1, ...$）

第二步：写状态方程

• 将激励方程代入特性方程
• D触发器：$Q^{n+1} = D = $ 激励方程
• JK触发器：$Q^{n+1} = J\bar{Q}^n + \bar{K}Q^n$

第三步：写输出方程

• 写出电路输出 Z 的表达式（可能是组合输出，也可能依赖状态）

第四步：列状态转换表

• 从初始状态（全0）开始，逐个代入状态方程计算次态
• 填满所有状态的转换关系

第五步：画状态转换图

• 用圆圈表示状态，箭头表示转换
• 箭头上标注 输入/输出

第六步：说明电路功能

• 数状态个数 → 确定模值
• 看状态转换顺序 → 判断是加法/减法/可逆计数器
• 检查无效状态 → 判断是否能自启动
• 如有外部输入 → 判断是计数器还是序列检测器

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题型九：时序电路设计（综合题，12-14分）

A. 序列信号发生器设计

做题思路：

1. 确定模值：序列长度 = 计数器模值 N
2. 设计模N计数器：
   • 方法一：用 $n$ 个触发器 + 门电路实现
   • 方法二：用 74LVC161 + 反馈清零法实现
3. 设计输出网络：
   • 方法一：用数据选择器（MUX），计数器输出接地址端，序列值接数据端
   • 方法二：用门电路，根据状态和目标序列的对应关系设计
4. 验证：检查状态转换图和输出序列是否正确

74LVC161反馈清零法步骤：

1. 确定模值 M
2. 找到 M-1 的二进制编码
3. 将该编码通过与非门接至 $\overline{CR}$ 端
4. 当计数器到达 M-1 时，与非门输出0，触发异步清零
5. 清零后立即回到0，实现模M计数

B. 序列检测器设计

做题思路：

1. 画原始状态图：
   • 每个状态表示"已检测到目标序列的前缀长度"
   • 例：检测"110"
     • $S_0$：初始态（未检测到任何有效位）
     • $S_1$：已检测到"1"
     • $S_2$：已检测到"11"
     • $S_3$：已检测到"110"（输出Z=1）
2. 状态化简：合并等价状态
3. 状态编码：分配二进制编码（$\lceil \log_2(\text{状态数}) \rceil$ 位）
4. 求激励方程：列状态转换表 → 画卡诺图 → 化简
5. 画逻辑图：触发器 + 组合逻辑

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题型十：74LVC161计数器应用设计（综合题，12-16分）

做题思路：

设计模M计数器

步骤：
1. 确定模值 M
2. 计算所需位数：n = ⌈log₂M⌉
3. 选择方法：
   - 反馈清零法：M-1 时清零（异步，立即清零，输出有毛刺）
   - 反馈置数法：M-1 时置数（同步，需等CP，输出无毛刺）
4. 画出状态转换图
5. 画出逻辑电路图

两片级联实现大模值

级联方式：
- 低位片的进位输出(TC)接高位片的使能端(EP, ET)
- 或者用低位片的进位输出控制高位片的计数使能

例：两片4位计数器级联实现100进制
- 第一片：模10（0-9），进位输出接第二片使能
- 第二片：模10（0-9）
- 总模值 = 10 × 10 = 100
- 或者：两片均模16，用反馈清零法在100处清零

可变分频比设计

思路：
- 用数据选择器选择不同的预置数
- 不同预置数 → 不同的计数范围 → 不同的分频比
- 控制信号选择分频比

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题型十一：Verilog HDL模块分析（分析题，10-15分）

做题思路：

第一步：识别模块层次

• 找到顶层模块和各子模块
• 理清模块间的调用关系

第二步：分析各模块功能

• 门级描述：直接将 and, or, not 等原语映射为逻辑门
• 数据流描述：assign Y = ... 直接写出逻辑表达式
• 行为描述：always @(...) 块 + case/if-else 描述功能

第三步：画逻辑符号/逻辑图

• 根据端口列表画出方框
• 标注输入输出方向

第四步：写真值表或功能说明

• 门级/数据流：逐行代入求输出
• 行为级：分析 case 或 if-else 分支

第五步：判断描述方式

• 有 and/or/not 原语 → 门级描述
• 有 assign + 逻辑运算 → 数据流描述
• 有 always + case/if → 行为描述

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题型十二：Verilog代码补全（填空题，10-15分）

做题思路：

常见补全项及判断依据：

缺失部分	判断方法	填写内容
reg声明	看always块中被赋值的变量	reg [n:0] 变量名;
敏感列表	看时序/组合逻辑类型	时序：posedge clk；组合：*
endcase	找到case关键字	在所有case分支后补endcase
default	检查是否有未列出的情况	default: 输出=默认值;
非阻塞赋值	always @(posedge clk)块内	用 <= 而非 =

复位信号分析：

• always @(posedge clk) → 同步复位，复位需要CP配合
• always @(posedge clk, negedge rst_n) → 异步复位，复位立即生效
• 异步复位：敏感列表中有时钟沿+复位沿
• 同步复位：敏感列表中只有时钟沿

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题型十三：555定时器分析（综合题，10-16分）

施密特触发器分析

做题思路：

1. 识别电路：输入接2、6脚，输出从3脚取出
2. 计算阈值：
   • $V_{T+} = \frac{2}{3}V_{CC}$（无5脚外接电压时）
   • $V_{T-} = \frac{1}{3}V_{CC}$
   • 若5脚外接电压 $V_M$：$V_{T+} = V_M$，$V_{T-} = \frac{1}{2}V_M$
3. 计算回差电压：$\Delta V_T = V_{T+} - V_{T-}$
4. 画输出波形：输入超过 $V_{T+}$ 输出翻转为低，低于 $V_{T-}$ 翻转为高

多谐振荡器分析

做题思路：

1. 识别电路：RC网络接2、6、7脚
2. 分析充放电路径：
   • 充电：$V_{CC}$ → $R_1$ → $R_2$ → $C$（经二极管可分流）
   • 放电：$C$ → $R_2$ → DIS(7脚) → GND
3. 判断起振条件：
   • 充电能到达 $V_{T+} = \frac{2}{3}V_{CC}$ → 振荡
   • 充电到不了 $V_{T+}$ → 不振荡
4. 计算周期/频率：
   • $T_{充电} = 0.693(R_1+R_2)C$
   • $T_{放电} = 0.693 R_2 C$
   • $T = T_{充电} + T_{放电} = 0.693(R_1+2R_2)C$
   • $f = 1/T$
5. 二极管作用：D1、D2分离充放电路径，可独立调节占空比

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题型十四：综合应用系统分析（综合题，14-16分）

做题思路：

第一步：系统拆分

• 将整个系统按功能拆成若干模块
• 常见模块：时钟源、信号处理、计数/定时、输出显示

第二步：逐模块分析

• 对每个模块应用对应的分析方法（前面各题型的方法）

第三步：信号追踪

• 从输入信号开始，沿信号路径逐级追踪
• 画出关键节点的时序波形

第四步：整体功能判断

• 综合各模块功能，描述系统整体功能

第五步：问题诊断（如有）

• 根据异常现象定位故障模块
• 分析原因并提出改进方案

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十、考试分值分布与重点

四套试卷分值统计

模块	试卷1	试卷2	试卷3	试卷4	平均占比
逻辑代数基础	28分	22分	18分	18分	21.5%
门电路/CMOS	8分	8分	5分	5分	6.5%
组合逻辑电路	24分	26分	27分	27分	26%
触发器	10分	6分	8分	8分	8%
时序逻辑电路	36分	36分	45分	45分	40.5%
Verilog HDL	含在以上	含在以上	30分	30分	~30%
555定时器/脉冲	14分	16分	10分	10分	12.5%

必考知识点（四套全出现）

1. ✅ 数制转换（十六进制↔BCD码↔十进制）
2. ✅ 卡诺图化简（含无关项）
3. ✅ 触发器时序波形分析
4. ✅ 时序电路分析（激励方程→状态图）
5. ✅ 74LVC161计数器应用（反馈清零法）
6. ✅ Verilog HDL模块分析
7. ✅ 555定时器应用
8. ✅ 组合逻辑电路分析

高频考点（出现3次以上）

1. 📌 CMOS三态门/传输门电路分析
2. 📌 Verilog门级/数据流/行为描述识别
3. 📌 序列信号发生器设计
4. 📌 分频器设计
5. 📌 数据选择器（MUX）应用
6. 📌 逻辑函数等价性证明

难度分布

• 基础题（~30分）：数制转换、填空题、基本概念
• 中等题（~40分）：卡诺图化简、组合电路分析、触发器分析
• 综合设计题（~30分）：时序电路设计、Verilog分析、系统级应用

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十一、备考建议

必须掌握的核心技能

1. 卡诺图化简：尤其是含无关项的情况，要能快速画出最优圈选
2. 74LVC161计数器：熟练掌握反馈清零法设计任意模值计数器，掌握级联方法
3. 时序电路分析：严格按照"激励方程→状态方程→状态表→状态图"流程
4. Verilog读代码：能从代码推导出硬件功能，画出逻辑符号和状态图
5. 555定时器：记清施密特触发器和多谐振荡器的电路结构和公式

易错点提醒

• BCD码转换：每位十进制数字独立转换，不是整体二进制转换
• 异步清零 vs 同步清零：异步立即生效，同步需CP配合
• 非阻塞赋值 <= vs 阻塞赋值 =：时序逻辑用 <=，组合逻辑用 =
• 74LVC161清零是异步的（$\overline{CR}$），置数是同步的（$\overline{LD}$）
• 卡诺图圈选：圈越大越好，圈数越少越好，每圈必须是2的幂次个格子

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本文档基于2025年6月11日和6月25日共4套数电II模拟试题（含参考答案）整理